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// Verilog 的何成电平表达可以有四种形式：0/1/x/z
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0：低电平，Groud、为名False
1：高电平，高级工程Power，数字设计师V数True
x：未知态。编码偏向于 reg（或者是语法寄存器通过线网连接出来的）。
比如说刚上电的篇常时候很多寄存器都是 x 态，
通过复位之后才能够恢复到默认的何成稳定值；
比如说发生了未知的逻辑冲突（一个信号多个驱动），
信号无法到达一个确认的为名状态，也会变成 x 态
z：高组态。高级工程偏向于 wire。数字设计师V数
比如说一个线网信号没有驱动（not connected/no input)。编码
比如说单独定义了一根没有输入输出的语法一根线。
值得注意的篇常是，在十进制中不能使用x和z。何成
此外，z可以以？代替，在使用casez和casex的时候，为了便于理解，常用？代替z

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// Verilog 的整数表达可以有四种形式：b/o/d/h
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数值在 Verilog 中的表达如下：
"none/+/-" + "size" + "sign" + "base" + "num"。
这里，size sign base 都是可选的。
比如位宽为10的正数12：
size:10
sign:s(大写亦可)
base:b/o/d/h(大写亦可)
num :0,1,2,3,4,5,6,7,8,9,a,b,c,d,e,f,,,,or,,,,x,z(大写亦可)
例如：<